Универсальный JK-триггер
Его особенность в том, что он имеет один информационный вход (название D от Delay). Триггер запоминает (задерживает) информацию, которая поступает по одному информационному каналу. Триггер также называется универсальным, так как на его основе можно построить все другие типы триггеров. Существуют две структуры D-триггера: однотактная и двухтактная.
На рис. 2.39 показано УГО однотактного D –триггера.
Рис. 2.39. УГО однотактного D-триггера
Рис. 2.40. Логическая схема однотактного D-триггера
На рис. 2.40 представлена логическая схема D -триггера, построенная на ЛЭ типа “ И-НЕ”. Особенность этой схемы состоит в том, что имеется только один информационный вход D.
В табл. 2.17 дана таблица переходов однотактного D-триггера.
| D | Ct | St | Rt | Qt+1 |
| Qt | ||||
| Qt |
Из этой таблицы видно, что при С =1 на выходе триггера устанавливается состояние, равное значению входа D.
Рис. 2.41. Логическая схема двухтактного D-триггера
На рис. 2.41 представлена логическая схема двухтактного D -триггера, построенного на элементной базе “И-НЕ”.
УГО двухтактного D –триггера представлено на рис. 8.13. Эта схема отличается от двухтактного R-S -триггера тем, что у нее только один информационный вход D.
Рис. 2.42. УГО двухтактного D-триггера
Рис. 2.43. Т-триггер на основе двухтактного D-триггера
На основе двухтактного D-триггера можно построить Т-триггер, при этом роль счетного входа выполняет вход С (рис.2.43).
Эта схема называется универсальной потому, что на ее основе можно построить все основные типы триггеров. JK-триггер имеет только двухтактную структуру (рис.2.44). УГО JK –триггера изображено на рис.2.45.
На рис. 2.44 представлена логическая схема JK –триггера, которая представляет собой двухступенчатую структуру с обратными связями. Так как схема собрана на ЛЭ “И-НЕ”, то в таблице переходов (табл. 2.18) работа триггера рассматривается в условиях положительной логики. Вход J является входом установки в состояние “1”, вход K – входом установки в “0”.
Триггер первой ступени срабатывает по положительному фронту синхроимпульса, а триггер второй ступени управляется инвертированным синхроимпульсом, т.е. срабатывает по отрицательному фронту синхроимпульса через 0.5 такта.
Рис. 2.44. Логическая схема JK –триггера
Рис. 2.45. УГО JK –триггера
Рассмотрим работу триггера, используя временную диаграмму (рис. 2.46).
В первом такте синхроимпульс С:=0, оба триггера находятся в нулевом состоянии.
Во втором такте C:=1,K:=0, J: =1 и положительным фронтом синхроимпульса устанавливается триггер Q’:=1, а затем через 0,5 такта по заднему фронту это состояние передается во второй триггер Q: =1.
В третьем и четвертом тактах С:=1, J:=1, K:=1 и в соответствии с таблицей истинности дважды устанавливаются в противоположное состояние оба триггера.
В третьем такте Q’:=0 и Q:=0, а в четвертом такте Q’:=1 и Q:=1.
В пятом такте J:=0, K:=1 и оба триггера устанавливаются в нуль.
Наконец, в последнем такте С:=1, J;=1, K:=1 состояние обоих триггеров снова изменяется на противоположное Q’:=1, Q: =1.
Рис. 2.46. Временная диаграмма работы JK –триггера
| Ct | J | K | Qt+0,5 | Qt+1 |
| x | x | Qt’ | Qt | |
| Qt’ | Qt | |||
| ┐Qt’ | ┐Qt |
Триггеры
Последовательностные ИС – устройства, в которых выходной сигнал определяется не только комбинацией входных сигналов, но и внутренним состоянием схемы, которое зависит от всей последовательности поступивших до этого входных сигналов.
- триггеры;
- счетчики импульсов;
- регистры.
Триггер – ИС, имеющая два состояния устойчивого равновесия, способная скачком переходить из одного устойчивого состояния в другое под действием внешнего управляющего сигнала.
Схемное решение триггеров.
В основе лежит уравнение Кирхгофа: Uвых=Ек-IкRк. В силу невзаимозаменяемости биполярных транзисторов всегда оказывается, что один из транзисторов открыт чуть больше другого.
Если VT1 открыт больше VT2, то Iк1> Iк2, т.е. .
Процесс идет скачком, пока VT1 полностью открыт, а VT2 полностью закрыт. Это первое условие равновесия триггера. Его внутренняя схема представляет собой 2ух-каскадный УПТ с перекрестными 100%-ными положительными обратными связями R1 и R2. Описанное состояние триггер способен сохранять сколь угодно долгое время, пока на его входы не поступит управляющий сигнал (отрицательный внешний импульс). При поступлении отрицательного импульса на вход SET-установка VT1 скачком закроется, а VT2 откроется, в результате, . Если подать отрицательный сигнал на вход закрытого транзистора, то его состояние не изменится (на вход RESET-сброс).
Постулат триггера состоит в следующем: на одном выходе триггера должна быть единица, на другом – 0, и наоборот.
Если объединить входы SET и RESET, и подавать входные импульсы сразу на оба входа, то триггер будет изменять свое выходное состояние при поступлении каждого входного импульса. Такой триггер назвали Т-триггером или счетным триггером.
Классификация триггеров.
1. По времени срабатывания:
1.1. Асинхронные триггеры, которые срабатывают в любой момент времени при появлении информации одновременно на обоих информационных входах S и R.
1.2. Синхронные триггеры, которые срабатывают при поступлении строб-сигналов.
1.2.1. Статические триггеры, которые срабатывают при определенном уровне строб-сигнала.
1.2.1.1. Однотактные триггеры.
1.2.1.2. 2ух-тактные триггеры.
1.2.2. Динамические триггеры, которые срабатывают на фронте или на срезе строб-сигнала.
2. По функциональному назначению:
2.3. счетные Т-триггеры;
2.4. JK-триггеры или универсальные триггеры.
Асинхронные RS-триггеры.
Асинхронные RS-триггеры выполняются или на элементах «ИЛИ-НЕ» или на элементах «И-НЕ», причем во внутренней логической схеме триггера должны присутствовать по 2 логических элемента, охваченных 100%-ми перекрестными обратными связями.
Срабатывает при сигналах высокого уровня. Асинхронный RS-триггер имеет 2 информационных входа (set, reset), и 2 выхода (Q,).
| R | S | СОСТОЯНИЕ |
| Исходное состояние | ||
| Активизация (установка единицы) | ||
| Сброс (установка нуля) | ||
| Память (предыдущее состояние) | ||
| Неустойчивое состояние |
Триггер фактически двухтактный, т.к. в момент времени t – информация записывается в триггер, а в момент времени t+1 – переносится на выходы.
Наличие еа выходе триггера активных сигналов для схемы ИЛИ-НЕ, триггер находится в неустойчивом состоянии, поэтому такая комбинация входных сигналов называется запрещенной.
Срабатывает при сигналах низкого уровня.
| CОСТОЯНИЕ |
| Исходное состояние |
| Активизация |
| Сброс |
| Память |
| Неустойчивое состояние |
0,0 – недопустимая комбинация входных сигналов, для триггеров на элементах ИЛИ-НЕ.
Синхронные RS-триггеры.
| C | R | S | СОСТОЯНИЕ |
| Исходное состояние | |||
| Память | |||
| Активизация | |||
| Сброс | |||
| Неустойчивое состояние |
К недостаткам асинхронных и синхронных RS-триггеров относят:
1) наличие запрещенных комбинаций входных сигналов;
2) необходимость подачи сразу двух сигналов: на вход set и на вход reset.
Область применения: только в качестве элементов в ячейках памяти.
Счетные триггеры или Т-триггеры .
| T | СОСТОЯНИЕ |
| Исходное состояние | |
| Память | |
| Первый импульс | |
| Второй импульс |
Счетный триггер меняет состояние своих выходов, при поступлении каждого нового сигнала на вход.
В D-триггере имеется один информационный вход и 1 вход синхронизации (разрешения, стробирования). Одновременная подача на вход S и R противоположных по знаку сигнала, за счет внутреннего инвертирования сигнала D, с помощбю элемента НЕ.
Универсальный JK-триггер .
| С | J | R | Q | СОСТОЯНИЕ |
| Исходное состояние | ||||
| Режим счета (1 импульс) | ||||
| Режим счета |
Для организации режима счета, на входы J и K подаются одинаковые сигналы логической единицы.
Если на С единица, а на J – 1, K – 0, или J – 0, K – 1, то режим данных, причем, если на выходе:
Q – 1, — 0 – активизация;
Триггер называется универсальным, потому что, если все 3 входа соединить, то получаем режим счетчика; если на J подать сигнал от D, а на К, через инвертор, то получаем D-триггер.
Область применения: счетные триггеры применяются для счета команд в МП-системах, для счета адресов, для счета циклов выполняемых команд; D-триггеры применяют в различных регистрах, схемах памяти, при записи и считывании информации.
Поделиться с друзьями:
Нам важно ваше мнение! Был ли полезен опубликованный материал? Да | Нет
studopedia.su — Студопедия (2013 — 2024) год. Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав! Последнее добавление
Генерация страницы за: 0.009 сек.
Триггеры типов JK, Т, D и DV
6. 2. 1. Триггеры типа JK. Триггером типа JK называется запоминающий элементс двумя устойчивыми состояниями и информационными входамиJ (аналог S) иK (аналог R), которые обеспечивают соответственно раздельную установку состояний “1” и “0”. Он функционирует подобно RS -триггеру, однако при совпадении сигналов JK = 1 переключается в противоположное состояние, то есть реализует сложение сигналов по модулю два. Таким образом, JK -триггер не имеет запрещенных комбинаций входных сигналов. Триггер типа JK является универсальным, поскольку может выполнять функции RS -триггера (при раздельном поступлении сигналов J и K), Т -триггера (при одновременной подаче сигналов J и K), D -триггера (при подаче сигнала от входа J через инвертор на вход K). Изменение состояний JK -триггера приведено в табл. 3.2;
с помощью карты Карно (рис. 3.11)
Рис. 3.11. Карта Карно для JK-триггера
получаем следующее уравнение для триггера:
Qt +1 = t ∙ Qt Jt ∙ t. (3.7)
Для построения одноступенчатого синхронного JK -триггера на элементах НЕ-И требуется заменить в уравнении (3.7) переменные K и J на сочетания CK и JK, после чего выполнить преобразования на основе правил двойной инверсии и правил де Моргана:
Схема одноступенчатого JK -триггера с логическими связями на основе уравнения (3.8) показана на (рис. 3.12).
Рис. 3.12. Одноступенчатый JK-триггер: а — схема; б — условное обозначение
В схемотехнике потенциальных триггеров в основном применяют двухступенчатые синхронные JK -триггеры на элементах НЕ-И (рис. 3.13). Новая информация снимается с выходов Q * основной M -ступени, а старая — с выходов Q вспомогательной S -ступени.
Рис. 3.13. Двухступенчатый JK-триггер на элементах НЕ-И:
а — схема; б — временные диаграммы; в — условное графическое изображение
Из временных диаграмм (рис. 3.13 б) следует: при использовании JK -триггера для хранения информации сигналы на входы J и K подаются поочередно; при совпадении сигналов на входах J и K реализуется счетный триггер (на практике эти входы часто монтажно объединяются). Время переключения JK -триггера определяется суммой задержек первой и второй ступеней и составляет t птт = 7 t p. На выходе S -ступени новая информация возникает после спада сигнала C.
6. 2. 2. Таблица переходов и логические уравнения Т — триггера. Триггером типа T называется запоминающий элемент с двумя устойчивыми состояниями и одним информационнымT — входом. Состояние T -триггера изменяется на противоположное после каждого поступления счетного сигнала на T -вход. Логика функционирования асинхронного счетного триггера представлена таблицей переходов табл. 3.3
и описывается логическим уравнением
Qt +1 = t ∙ Qt Tt ∙ t. (3.9)
Для построения асинхронного RS -триггера на элементах НЕ-И уравнение (3.9) преобразуется к виду, удобному для реализации в заданном элементном базисе:
В уравнении (3.10) для исключения инверсии сигнала T используется тождество ∙ Q = () ∙ Q. Переключение триггера определяется совместным действием счетных сигналов “ Т ” и обратной связи выходов Q и . Для исключения “гонок” в триггере сигналы обратной связи не должны изменяться во время действия счетного сигнала “ Т ”. Задержка выходного сигнала может осуществляться линией задержки (в импульсно-потенциальной системе элементов) или дополнительным триггером (в потенциальной системе элементов). Схема одноступенчатого асинхронного T -триггера на элементах НЕ-И с логическими связями согласно уравнению (3.10) показана на (рис. 3.14). Сигналы с выходов элементов D 1 и D 2 задерживаются на время ∆ t, что равно длительности счетного сигнала на T -входе.
Рис. 3.14. Схема одноступенчатого T-триггера:
Надежные структуры счетных триггеров строят с использованием двухступенчатых триггеров или триггеров с динамическим управлением по фронту сигнала C.
Двухступенчатые Т — триггеры. Схема двухступенчатого асинхронного T -триггера на элементах НЕ-И с логическими связями согласно уравнению (3.10) показана на (рис. 3.15 а).
Рис. 3.15. Асинхронный двухступенчатый T-триггер:
а — схема; б — временные диаграммы
Асинхронный T -триггер включает в себя два синхронных RS -триггера, при этом на T -вход основной ступени додается считаемый сигнал, а входы S и R соединены соответственно с выходами и Q вспомогательной ступени.
Пусть в начальном состоянии Q * = Q = 0. При поступлении первого счетного импульса происходит совпадение лог. “1” на входе элемента D 1 (Т = “1”, = “1”), а основной триггер переключается в состояние “1”. После окончания входного импульса инвертор в цепи связи между ступенями разрешает перезапись информации во вспомогательный триггер (рис. 3.15 б). После поступления второго импульса триггер переключается в состояние “0”, то есть осуществляется сложение входных сигналов по модулю два. В общем случае, в T -триггерах с однофазным обменом информацией связь между ступенями реализуется на основе трех основных способов (см. рис. 3.10). В схеме двухступенчатого синхронного Т -триггера переключение “ M ”-ступени происходит при совпадении считаемого импульса с синхросигналом (рис. 3.16 а). В схеме двухступенчатого синхронного TV -триггера переключение происходит при совпадении считаемого импульса с синхросигналом при условии V = “1” (рис. 3.16 б).
Рис. 3.16. Синхронные двухступенчатые счетные триггер: а — типа T; б — типа TV
6. 2. 3. Таблица переходов и логическое уравнения D -триггера. Триггером типа D называется синхронный запоминающий элемент с двумя устойчивыми состояниями и одним информационнымD — входом. Закон функционирования D -триггера описывается логическим уравнением:
Это уравнение показывает, что после переключения состояние D -триггер повторяет значение сигнала на D -входе в тактовые моменты времени. Поэтому в литературе D -триггеры часто называют триггерами задержки (от Delay — задержка).
Схему D -триггера можно построить на основе синхронного RS -триггера, если сигнал по входу S одновременно подавать через инвертор на вход R (рис. 3.17 а).
Рис. 3.17. D-триггер: а — на основе RS-триггера;
б — на элементах НЕ-И; в — временные диаграммы
Схемы D -триггера строят также на основе самостоятельного логического уравнения. Преобразуем уравнение (3.5) путем замены сигнала S на D и сигнала R на :
Схема D -триггера на элементах НЕ-И с логическими связями согласно уравнению (3.11) показана на (рис. 3.17 б).
D -триггер “следит” за изменением сигнала на D -входе во время действия синхросигнала C и сохраняет ту информацию, которая имелась в момент его окончания. RS -триггеры таким свойством не обладают и потому они менее помехозащищенные в сравнении с D -триггерами.
Для задержки информации в D -триггере на произвольное число тактов используется разрешающий V -вход, как показано штриховой линией на (рис. 3.17 б). Если V = “1”, то DV -триггер функционирует как обычный триггер задержки; если V = “0”, то работа схемы по входам блокируется и DV -триггер сохраняет предыдущую информацию.
Схема двухступенчатого однотактного DV -триггера на элементах НЕ-И с запрещающими связями между ступенями показана на (рис. 3.18).
Рис. 3.18. Двухступенчатый DV-триггер: а — схема; б — временные диаграммы
D — триггер с динамическим управлением. Во всех синхронных триггерах со статическим управлением (по уровню) возможно ложное переключение в случае изменения сигналов на информационных входах во время действия синхросигнала C. Например, если в D -триггере информационный сигнал изменяет свое значение от единицы к нулю до окончания сигнала “ C ”, то триггер может вновь переключиться из единичного в нулевое состояние. Поэтому для надежной работы D -триггера требуется определенный интервал времени между фронтом синхроимпульса C и спадом сигнала на D -входе (параметр t вос).
В триггерах с динамическим управлением записью информации синхроимпульс C активен лишь на коротком интервале времени в окрестности фронта или спада. Поэтому D -триггеры с динамическим управлением обладают высокой помехоустойчивостью. На практике широкое распространение получили D -триггеры с прямым динамическим управлением по схеме “ трех триггеров ”. Схема такого D -триггера с прямым динамическим управлением показана на (рис. 3.19 а), а его условное графическое изображение — на (рис. 3.19 б).
Рис. 3.19. D-триггер с динамическим управлением:
а — схема; б — условное обозначение; в — временные диаграммы
Здесь хранение информации осуществляет основной выходной синхронный RS -триггер (элементы D 5 и D 6) с инверсным управлением, а прием тактового и информационного сигналов и задание динамического режима работы обеспечивают два выходных коммутирующих триггера (элементы D 1, D 2, D 3, D 4). Элемент D 4 подает инверсное значение входного сигнала D на входы элементов D 1 и D 3 (рис. 3.19 в). Элемент D 1 повторяет значение сигнала D.
При C = D = “1” включается элемент D 2 и устанавливает основной триггер по входу S 1 в состояние “1”; одновременно блокируется работа элемента D 3, в связи с чем схема уже не реагирует на изменение входного сигнала. При C = “1”, D = “0” включается элемент D 3 и устанавливает основной триггер в состояние “0”; одновременно происходит прием новой информации элементом D 4. При C = 0 обеспечивается режим хранения записанной информации.
Время переключения триггера по C -входу t пт = 3 t p. После окончания сигналов на D — и C -входах начинается этап восстановления, который характеризуется переходом коммутирующих триггеров в исходное состояние за время 3 t p. Максимальная частота переключения D -триггера с динамическим управлением определяется суммарным временем задержек f max = 1 / (6 t p).
На (рис. 3.20) показаны схемы ряда триггеров серии КР1533: TP2 — четыре RS — триггера; ТВ9 — два JK -триггера; ТВ11 — два JK -триггера с общим входом сброса и синхронизации по спаду C; ТМ2 — два D -триггера с динамическим управлением по фронту C.
Рис. 3.20. Триггеры серии КР 1533: а — ТР2; б — ТВ9; в — ТВ11; г — ТМ2
Микросхемы указанных триггеров характеризуются следующими параметрами: UCC = 5 В; ICC = 4-5 мА; PCC = 20-25 мВт; время переключения — 15-20 нс. Схема импульсного (динамического) RS -триггера на элементах ИЛИ-И с линией задержки (ЛЗ), реализованная на основе уравнения Qt +1 = t (St Qt) Ct, показана на (рис. 3.21 а).
Рис. 3.21. Импульсный RS-триггер: а — схема; б — временные диаграммы
Импульсный триггер устанавливается в состояние лог. “1” сигналами St = “1” и Rt = “0”. После этого в замкнутой цепи схемы триггера циркулируют импульсы с периодом синхронизации T (рис. 3.21 б). Для сброса триггера подается сигнал Rt = “1”, после чего схема НЕТ прерывает циркуляцию импульсов.
Схема RST -триггера в потенциально-импульсной системе элементов показана на (рис 3.22).
Рис. 3.22. Схема RST-триггер
На потенциальные входи вентилей 1 и 4 подаются сигналы обратной связи с инверсного и прямого Q выходов статического триггера, а импульсные входы объединяются и образуют T -вход. Импульсные входы вентилей 2 и 3 образуют S — и R -входы.
Принцип работы JK-триггера
Существует несколько различных типов триггеров, из которых JK считается наиболее универсальным. JK-триггеры находят применение и как отдельные микросхемы, и в качестве элементов для процессоров. Их использование позволяет создавать схемы, действующие по достаточно сложным алгоритмам.
Триггер — что это за устройство
Он представляет собой электронное устройство, способное на протяжении длительного времени сохранять одно из двух или нескольких состояний. Это происходит до тех пор, пока на него подаётся электропитание. Существует несколько типов триггеров, каждый из которых имеет свою сферу применения. Фактически они являются базовыми элементами. На их основе создаются различные цифровые электронные устройства.
Триггер способен на протяжении довольно длительного промежутка времени пребывать в одном устойчивом режиме из нескольких возможных, а затем под действием входных сигналов переходить из одного режима в другой. Состоит он из элементарных логических элементов, функционирующих по правилам математической логики. Это могут быть ИЛИ-НЕ и И-НЕ. Первые из них функционируют в одноединичном прямом коде, то есть, на выходе одного из элементов будет 1, а на выходах других — 0. Устройство с элементами второго вида работает в однонулевом инверсном коде: на выходе одного из них 0, а на выходах других — 1.
Как работает JK-триггер
Это электронное устройство работает строго по определённому алгоритму, предусматривающему поступление входных значений и обеспечивающему формирование выходных.
Как видно из схемы, триггер имеет три входа, на которые поступают следующие сигналы:
- J, K — информационные сигналы. Они принимают значение 0 или 1. Каждой комбинации соответствует определённое выходное значение.
- C — двоичный сигнал, который определяет, будут ли меняться выходные сигналы на основании действующего алгоритма или нет. Обычно срабатывание происходит при переходе от единичного к нулевому значению. Также говорят, что срабатывание происходит при отрицательном фронте сигнала.
В этой схеме имеется два выхода:
- Q — прямой. Выдает значение, которое на данный момент хранится в триггере.
- Q1 также обозначают как Q с горизонтальной чертой сверху — инверсный. Этот сигнал всегда будет противоположным по отношению к Q.
JK-триггер — это своего рода усовершенствованный RS-триггер. В последнем наблюдается одно запрещённое состояние, использование которого приводит к неопределённому результату на выходе. В JK-устройстве такое состояние исключено. В остальном оба элемента действуют аналогично.
JK-триггер — универсальное устройство. На его базе можно построить простой и асинхронный Т-триггер, D-триггер, синхронный RS-триггер
Есть еще комбинированный JK-триггер. От универсального он отличается двумя дополнительными асинхронными входами S и R. Последние позволяют предварительно установить устройство в определенный режим (логического нуля или единицы).
Алгоритм работы
Если на вход C поступает сигнал, равный нулю, то выходные значения будут сохранены. Как только он станет равным единице, формирование значения Q будет происходить по следующим правилам:
- Если J=K=0, режим триггера не меняется.
- Когда J и K равны 1, происходит изменение состояния элемента на противоположное при поступлении каждого тактового импульса. В этом случае триггер функционирует идентично делителю частоты. Такой режим работы называют счётным, поскольку его использование позволяет осуществлять подсчёт определённых событий.
- При K = 1, J = 0 выходное значение принимает нулевое значение.
- Если K = 0, J = 1, тогда на выходе будет получена единица.
Алгоритм работы отображает таблица истинности JK-триггера, так как каждой входной комбинации значений соответствует строго определённая выходная.
Разобраться в работе триггера помогает еще временная диаграмма, на которой графически отображаются сигнальные импульсы, присутствующие одновременно на входах и выходах устройства.
На приведённой диаграмме срабатывание происходит по фронту импульса C с задержкой. Момент, когда это происходит, зависит от конкретной схемы реализации.
Как реализованы функции JK-триггера
JK-тригер описание и схема которого были представлены выше, собран на основе четырех элементов И-НЕ. На вход каждого из них поступают двоичные значения, которые преобразуются по закону конъюнкции. Это электронное устройство имеет относительно несложную схему, работающую на основании простых логических операций. Использование входа C позволяет рассматривать ситуацию для значений, которые подаются на вход или получаются с выхода в последовательные моменты времени. Последние обозначаются латинской буквой «n». Таким образом, в момент t (n) на выходе будет значение Q(n), а в следующий — Q(n+1).
Далее рассмотрим принцип работы универсального JK-триггера для каждой из возможных ситуаций. Для удобства описания использования микросхем И-НЕ они будут пронумерованы. Микросхема слева вверху схемы обозначена D1. Та, что под ней — D2. Находящаяся справа вверху — D3, справа внизу — D4.
На J и K нулевые значения
В этом случае на первых двух микросхемах применение логического элемента И приведёт к получению нуля, но поскольку нужно брать дополнительное значение, будет образована единица на обеих микросхемах.
Так как выходное значение от Q и от отрицания Q будет подано на вход микросхем D3 и D4 (значение в момент времени n), то элемент И вместе с логической единицей просто передаст на выход это значение.
При этом необходимо учитывать, что значение отрицания Q будет подано на микросхему для формирования Q и наоборот. После этого на выходе микросхемы будет применено НЕ, которое сохранит прежнее значение. Таким образом, комбинация J = K = 0 приведёт к сохранению прежнего значения. Нужно помнить, что работа в соответствии с указанным алгоритмом возможна лишь в момент поступления отрицательного фронта сигнала на C. На протяжении остального времени ничего происходить не будет.
На J и K единичные значения
Если Q = 0, то отрицание Q будет равняться 1. Если на вход элемента D1 будет подано J = 1 и отрицание Q, тогда на выходе D1 сформируется ноль. С учетом того, что на входе D3 имеется логический 0, на выходе будет получена единица как результат функционирования элемента И-НЕ. Следовательно, в момент времени n + 1 сформируется инвертированное значение.
Для D2 и D4 значения находят аналогичным образом в соответствии с таблицей истинности JK-триггера.
J и K имеют противоположные значения
Если J = 1 и K = 0, то на вход D1 поступят сигналы J = 1 и отрицание Q. Результатом логического И станет отрицание Q. После инвертирования значение приобретает Q. На вход D3 поступят одновременно Q и отрицание Q. Поэтому результатом логического И всегда будет ноль. Этот результат не зависит от предыдущего значения отрицания Q.
В случае, когда J = 0, K = 1 аналогичным образом можно убедиться, что Q = 0.
Области применения триггера
JK-триггер можно рассматривать как ячейку памяти объёмом в 1 бит. Подача управляющих сигналов позволяет устанавливать значение памяти, равное 0 или 1, сохранять или инвертировать его, что наглядно демонстрирует таблица переходов.
На практике JK-устройства выпускают в виде микросхем, действующих в соответствии с таблицей истинности синхронного триггера. Обычно для того, чтобы запрограммировать определённый алгоритм сначала составляют логическую формулу преобразования двоичных сигналов. Затем реализовывают её в виде платы, включающей в себя установку триггеров.
Триггеры нашли широкое применение в таких компонентах вычислительных систем, как счетчики, регистры, процессоры и ОЗУ. Универсальность JK-триггеров позволяет использовать их в устройствах с разным уровнем сложности логики работы. Например, на основе JK-триггера можно собрать делитель частоты на 10. При поступлении на вход данного устройства импульсов частотой 10 кГц на выходе будут получены значения, равные 1 кГц. Подобные схемы получили название декадного делителя или декады.
Использование JK-устройств в составе цифровых счетчиков – это их основная область применения. Цифровые схемы в современной технике собираются на основе микросхем программируемой логики (FPGA) или заказных микросхем (ASIC).
Еще одна область применения JK-триггеров — устройства для обнаружения коротких импульсов. В данном случае импульс после поступления на вход С переходит в единичное состояние, которое затем обнаруживается последующей схемой, например, микропроцессором. Подобно схеме обнаружения КИ работает и схема ждущего мультивибратора.
При создании сложных логических схем нужны приборы разных видов. Поэтому выгоднее использовать универсальный тип устройства, которое может работать в различных режимах. Именно такими устройствами являются JK-триггеры.